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状态机建模For HDLs

要从状态机模型高效地生成硬件描述语言 (HDL) 代码,请应用本主题中描述的设计实践。硬件描述语言包括 VHDL、Verilog 和 SystemC。

在 HDL状态机模型中,您可能期望:

  • 指定驾驶触发器
  • 建立端口-触发器映射
  • 添加到活动状态逻辑

操作

手术

描述

也见

指定驾驶触发器

  • A以下情况下,“更改”触发器被视为异步触发器:
    - 从实际的状态(其中
    封装了它触发的实际逻辑),并且
    - 该转换的目标状态触发了自转换
    同样触发器
  • 触发器应该按照这种模式建模:
    - 简单的触发器应该是更改(规范: True / False
    - 活动状态(子机状态)应该有一个过渡
    由它触发
    - 触发转换的目标状态应该有一个自我
    用同样的触发器
  • A “触发器”时间,触发转换到活动状态(子机器状态),被认为是时钟;简单来说此触发器的规范应符合目标语言:
    - VHDL - 上升沿/下降沿
    - Verilog - posedge / negedge
    - SystemC - 正/负
状态机 触发器

建立端口触发映射

在成功地对组件的不同操作模式进行建模,并将触发器与它们关联起来后,您必须将触发器与组件的端口相关联。

从端口到关联A触发器关系用于表示该关联。

An example of Hardware Description Language (HDL) in Sparx Systems Enterprise Architect.

主动状态逻辑

指定驱动触发器并建立 Port-Trigger 映射为有效解释硬件组件所需的准备工作做好了准备。

我们现在模型Active (现在)状态中的实际状态机逻辑。

注记

  • 为了能够从行为模型生成代码,所有行为构造都应该包含在一个类中
  • 当前的代码生成引擎只支持一个组件的时钟触发器

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